华为何庭波发表署名芯片论文 麒麟芯片SoC效率规划路线出炉
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2026-05-26 02:29:41
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5月25日，据中国科学院科技论文预发布平台官网，华为何庭波发表署名论文《多层电子系统的时间缩微理论（A Time Scaling Theory for Multi-Layer Electronic Systems）》。
据悉，论文涉及了何庭波今日在国际电路系统研讨会ISCAS 2026上提出的指导半导体产业发展新原则“韬（τ）定律”的具体解读，并披露了华为麒麟芯片、昇腾芯片的部分路线图规划。
华为麒麟芯片SoC效率预计在3到5年内在典型使用下将提升1倍以上，AI硬件集成度预计到2035年将增长100倍以上，CPU性能核心频率的规划是：今年达3.1GHz，2027年达3.39GHz，2028年达3.71GHz，2029年突破4GHz。
图片来源：论文
昇腾AI芯片方面，2025年的昇腾910C、2026年的昇腾950以及随后的昇腾990将采用成熟技术的组合：Chiplet、2.5D扇出和通过微凸块及标准间距混合键合的3D堆叠。到2030年前后，昇腾990将把逻辑折叠引入AI芯片类别，从那时起3D折叠成为2035年前α的主要载体。沿此路径，到2035年其硬件集成度预计将增长100倍以上。
（论文作者：何庭波，负责华为半导体业务，她带领的团队在2020年至2026年间设计并量产了381款芯片，涉及移动、人工智能（AI）、汽车和基础设施市场，并且是本文中描述的τ缩微方法和逻辑折叠（LogicFolding）、统一总线（UnifiedBus）和Hi-ONE光学I/O技术的来源。）
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